Digital design engineer/fpga

Task svolti:

Design, codifica e verifica di un sistema di video processing ad alte prestazioni su FPGA Intel Stratix 10 MX.
Sviluppo di firmware applicativi per sistemi elettromeccanici basati su microcontrollore STM32 F4/F6.
Sviluppo di una piattaforma di testing per un prototipo di scheda destinata ad uso avionico.
Sviluppo di un server UDS su STM32F4 a scopo di debugging attraverso lo scambio di informazioni tra microcontroller ed una GUI utilizzabile su windows.Sviluppo di bootloads. 

Scopo: Implementazione di un acceleratore convoluzionale su mid-range APSoC per il riconoscimento di immagini e classificazione di oggetti. Implementazione e debugging di un engine convoluzionale ad 8 bit. Utilizzo di tale sistema all'interno di framework di classificazione (Darknet, ARM compute library) per velocizzare le convoluzioni.

Voto finale: 110 e lode
Titolo tesi: "Accelerating Convolutional Neural Networks on a low cost heterogeneous processing platform"

Descrizione tesi: re-design dell'architettura di un acceleratore di reti convoluzionali originariamente implementato su FPGA high-end (Xilinx ZC706, Ultrascale). Lo scopo é stato quello di permettere l'implementazione dell'acceleratore anche su boards low-end come Zybo e Minized.

Competenze acquisite: nozioni di machine learning e design di architetture per l'accelerazione hardware di reti neurali convoluzionali implementabili su FPGA. Codifica RTL con system verilog. Analisi architettura processore RISCV e setup dell' ambiente di compilazione. Sviluppo di middleware e firmwares in C per l'interazione tra il processore ARM embedded nella parte Zynq e il RISCV implementato sulla logica programmabile.